vmm
４回目の温泉ダイエットサイクリング湯原。 先週の飲み会でたらふく食べたら＋１Kg増量、 今期最大重量を記録してしまった。。汗） と言うことで猛暑日が続く中、緊急の温泉ダイエットを敢行した。 行き先はいつもの湯原へ。 あさ９時過ぎに出発、ひたすら目…
ある学校の先生がIEEE1800-2009(systemVerilogのリファレンスman)を持っていました。。喜） 早速に見せていただいた。。K先生ありがとう で「systemVerilogのimport問題」とは 下記の記事で指摘したmoduleのportにpackage文を参照する物がある時、 どこへimp…
Verification Engineer氏のブログにOVMのHPにOVM/VMM Interoperability Kitが 登録されたとの報があり http://blogs.yahoo.co.jp/verification_engineer/53071086.html 覗いてみた。 OVM HPのDownloadsにvmm1.1b.zipなる物を発見！！早速ダウンロードしてみ…
前回エラーの件(-sv_libのみ)をメンターへ問い合わせてみました。 早速回答が。。 →cygwinを使用することを想定しておりません。 DOSコマンドプロンプトを推奨。。。 想定通りでした。。 でもユーザーからの問い合わせ情報として登録しました、と言っている…
今までは余り関心が無かったVMM-RALだけど便利そうですね。 と言うことでサンプルを動かしながら勉強しようと。。modelSimPE6.5を走らせてみた。 modelsimPEなのでcygwin-X11を使用する必要があり更新した。 注）X11上でなくてもよいよ。 shellはtcshを使用…
vmm-lp本の中身はvmm-lpの解説がほとんどだと思っていました。 ～～予想に反してLowPowerチップ作りの技が良くまとまった形で書いてありました。 で期待していたvmm-lpの解説は。。少なめか。。 systemVerilog VMM-LP 回路検証 LSI検証
「VMM-LP本は まだかいな～～」 の声は天に届いたんですね。。うれしいです。 全英文で有るのは痛いが。。一生懸命読みます！！ 私の立場でVMM(ほかのメソドロジでもよいが）の普及に 期待する主な理由は その ゝ蚕僂諒申牴 →verilogでテストベンチを作成し…
あれから半年。。 VMM-LP本はまだかいな。。
⑤の続きでDPIの所。。 accelleraのSystemVerilog3.1aのリファレンスを見ると”DPI"は有るけど"DPI-C"は 無いので。。原因不明のエラーと思っていました。。 でもVerification Engineer氏の指摘を受けvmm_xvc_manager.svのDPIをDPI-Cに変更したところ DPIのエ…
Verification Engineer氏よりvmm2ovm-1.1が出たとの報を頂いたが、vmm2ovmですか。。何か難しそうでテンション上がらずでした。 Verification Engineer氏より教えて頂いたHPより http://www.ovmworld.org/contributions-details.php?id=39&keywords=OVM_/_VM…
modelSimがバージョンアップしたのでコンパイルしてみた。 注） ver6.4c → ver6.5 結果。。以前と変わらず。 `define VMM_DATA_BASE_NEW_CALL を付けると ** Error: ../../vmm-1.0.1/sv/std_lib/vmm_xvc_event.sv(246): super.new() call illegal for class …
vmm_xvc_manager,xvc_xactor,xvc_action を繋げてコンパイルみる。 →結論を先に書きましょ。。 vmm_xvc_manager.svを使用したい時。。 * VMM-1.0.1の場合modelSimPEで使用できる見込みは無いと思う。 ->修正困難なエラーがでる。 * VMM-1.1の場合modelSimPE…
vmm_xvc_manager xvc_xactor xvc_action をつなげてコンパイル＆実行したいの。。でもサンプル無いし。。マニュアルは断片的に しか記述してない。。汗） まあ仕方ないね。。のんびりやるか。。 systemverilog VMM 回路検証 LSI検証
追記。。new(...);しないと不渡り手形(null pointer)を渡してしまうね。。（汗 module dmac_test(h_bus h_bus_if) ; // module <-- modelSim_PE対応。。（汗 .... vmm_log log ; string test_senario_file ; vmm_xvc_manager vmm_xvc_manager0 ; dmac_xvc dm…
「ベリフィケーション・メソドロジ・マニュアル」p300にある図8-3「定義済みXVCマネージャの構造」 に乗っている2個のxvcはどうやって接続するの？？（記述が無いんだよな）と言うわけで調べてみた。 ①VMMソースを見ると定義済みXVCマネージャの構造は、図8-…
大人の事情なんですけど。。 VMMをもう一度お勉強することにしました。 まずは定義済みXVCマネージャから。。 vmm_xvc_managerの使用方法についての記述って「ベリフィケーション・メソドロジ・マニュアル」 位しかないのが痛いけど。。まあいいか。 →vmm_xv…
JSNUG出席する。誤記修正と補足です。 トピック その２ ２年前にハギワラCF1Gb \10000でした。 ２年で1/10へ。 C-3 FPGAを活用したASIC開発関連。 FPGAのフィッティングTOOLにはフォーマル検証用のネットリストを出力するオプション がある。conformal LECや…
JSNUG-synopsys users meeting 2008行ってきました。 VMM関連は人で一杯。。FPGA関連は割と空きありな感じだった。 A-1 TLM関連 今日は沢良宜東町の組事務所から新幹線で出撃。。遅刻しました。 A-2 VMMの解説 裏話をもう少し入れて欲しかった。 A-3 VMM-LP…
トランザクションを記述子を介してrandomize()するには、手続き型のシナリオが入って来るので vmm_scenario_genを使apply()で拡張できるようにね、と言うことで ..\vmm-1.0.1\sv\examples\std_lib\scenarios に有ったサンプルscenariosを動かして見ることに…
randomize()の効果を試してみるの２回目→DMACで試してみた。 DMAC回路 12bitのメモリ空間より32bitのメモリ空間へ転送で１チャネルのみ。 グラフにすると平行線になって１００％に到達できず。。汗 詳細リザルトを見るとstatusのリード, fifoのfull flag, デ…
randomize()をもう少し実用的な回路で。。と言うことでDMAC回路。 まずDMACのレジスタを typedef struct { head_addr, .... } dmac_reg ; なんて書いてたらベリフィケーション・メソドロジ・マニュアル（CQ出版） のp144にstructは使うなと。。 理由は ＊メ…
とりあえずvmmを使ったテスト環境を書き始めたが。。。エラー頻発。。 テストデータの生成をとりあえず１００個に設定するclassを class main_cfg; int test_count; test_count = 100 ; endclass : main_cfg てな感じで作ったらError ...... expecting "new"…
* VMMとは、 米Synopsys（シノプシス）社提唱する機能検証手法「Verification Methodology Manual（VMM） for SystemVerilog」です。 2008 5/末頃 apache2ライセンスの元、ソースコード＆説明書が公開された。 > ここで説明しているのはunixの仮想マシンマネ…
randomaize()てそんなに便利？？と思ったので数値化しグラフにしてみた。 回路はお手軽にcase文で作成、順番による調停回路20bit（ラウンドロビン）ただしクロック毎に調停する RTLは下記参照 // --- arbitr -> round robin --- always @(posedge clk, neged…
オヤジにはオブジェクト指向はむり？？ の続き。。 =new() ;が無いのに .get(cur_xactn)してデータを受け取っている。 modelsimのlistウインドウを見ると Counter_xactn cur_xactn行の色が黒い。。もしかしたら不要？？ コメントアウトして make[RET]→Error …
めでたくcvc_counter+vmmが動作したので中身を見てみる。 modelsimのInstanceウインドウへ - counter_dut ----> counter本体 - counter_if_0 ----> interface記述（clockingも入ってた） - utest_pgm -->検証プログラム本体 とりあえずutest_pgmをダブルクリ…
そういえば”Verification Engineerの戯言氏”のblogにmodelsim ver6.4では動かない... などと書かれていたような。確認するとQuestaの6.3xでOK、 6.4だめとの事。。Questaのことか～～。 とりあえず modelsim PE 6.4 → 6.3gに戻してみる。 早速 make[RET] vlo…
vmm_channelを使用した例題があるとのことで早速ダウンロードし実行してみた。 ＊ネタ元はまたもやVerification Engineerの戯言氏の記事 http://blogs.yahoo.co.jp/verification_engineer/41968097.html ダウンロードした cvc_counter_vmm_questa.tgz vmm1.0…
そろそろsystemVerilogを始めなければと思っているところへ MentorがVMMを正式サポート http://blogs.yahoo.co.jp/verification_engineer/41927023.html なる記事発見。 modelsimPEもあるしSV&VMMの勉強ついでにメモを公開しようと思います。 systemverilog …
