JSNUG出席する。誤記修正と補足です。
トピック その２
２年前にハギワラCF1Gb \10000でした。
２年で1/10へ。
C-3 FPGAを活用したASIC開発関連。
FPGAのフィッティングTOOLにはフォーマル検証用のネットリストを出力するオプション
がある。conformal LECやらFormalityでASICのネットと論理一致が取れれば話は簡単だ。
ところが、 ASIC側でゲーテッドクロックやら遅延bufでチューニングした回路をFPGA化すると
動作速度が大幅に落ちてしまうか、動作しなくなる。
動作速度をASICにあわせるためFPGA-RTLをいじる、あるいは合成オプションを追加するが、
このとき論理一致はどうする？？
と言う状況で、皆さん苦労している。
質問の人は「 論理の等価はどう取っているか、Formalityは使っているか」
（さすがにLECは口にしなかったと記憶している。）
と質問したときに、上記に示した背景があると私は解釈した。
systemverilog VMM 回路検証 LSI検証
