ルールチェッカにどんな思いであります？？
私は幸いに、頭から湯気が出る程の思いでは～～ありません。。喜）
知り合いのAさんは発狂寸前になったことが有ると言っていた。。
何でもデバッグが終わり明日から早く帰れる～～と感慨にふけっていると
突然上司からルールチェッカー入ったから掛けてみてねと言われたそうです。
そして掛けてみたら、モジュール名が短いだの信号名が汚いだの出てきて。。
その時、上司から鬼の一言。。「それ直しといて」。。
でもそれが大変なの？？チョロチョロと直してフォーマルベリファイヤで元ファイルと論理一致を
取れば終わりじゃん。。
Aさんのいた会社ではフォーマルベリファイヤなんて無く。。
更に、RTLシミュレーションを適当に行うのが普通で。。検証用のFPGA基板での実動作で
検証を行っていたそうで。。結局ルールチェッカー向けの修正後にFPGA基板に向かって
もう一度、検証作業を行ったとのこと。。
Aさん曰く、ルールチェッカー==パワハラtoolだよ。。汗）
でもルールチェッカーを上司のパワハラtoolと感じるのは。。チョット違うんじゃない。。
保守とかで後々助かったり、合成tool依存箇所を指摘してくれるので、合成結果が安定して
デバッグが楽になったりするんだけど。。
ルールチェッカーは常時使う物。。
RTLを書いたら
１．シミュレータでコンパイルしてみる。
３．ルールチェッカーを掛けてみる。
１～３をぐるぐる巡回して文法エラーなどを取ってゆく。
落ち着いた所でシミュレーションを開始する。
こうすればルールチェッカーで泣くことはなくなるぜ～～
アルデックのALINTを使ってみる。
アルデックのRiviera-PROにはALINT標準機能のライセンスが付いているので試してみた。
私のルールチェッカー使用法は上記に示したとおりで。。シミュレーション前に掛けてしまう。
Riviera-PROにライセンスが標準で付いて来るのであれば。。もしかしたらシミュレータに統合さている？？
早速メニューを探してみたが分からず。。汗）
気を取り直してALINT単体で起動してみた →統合してくれてよ！！
そして[Create New Design]でプロジェクトを作成する。
解析するデザインはごぞんじsystemVerilog-uart16550
早速プロジェクトに入れようとしたら反応無し。。なんでや～～
どうもファイルの拡張子が"sv"は駄目で"v"でないと受け付けない。。汗）
→オプションで拡張子の指定を探したが不明？？どうなってるの？？
気を取り直して今回は"v"に直してプロジェクトへ追加した。。
そしてコンパイル。。出てきた～～～いっぱいのWarning～頭から湯気です～～下記画像参照
注） 上記画像は未接続の信号を指摘してくれている。。けどチェック済みだぜ。。 /* N.C. */てあるだろ。。
uart16550は今ルールチェッカーを掛けたから。。仕方ないね。。汗）
Aldec Riviera-PRO ALINT ルールチェッカー 回路検証
