OVMふたたび・② 検証メソドロジを鳥瞰する。

ひさびさにOVMをいじるに当たって忘れていることもあり、まず全体を鳥瞰する図を作って見た。

中心に来るのは検証メソドロジとUVM。。

OVMはどうしたと言われそうだが、現状ではUVMに収斂しつつある。
ただしUVMはα版があるだけで仕様やバグがフィックスしているわけではない。
従って、しばらくはOVMだね。。

なぜ検証メソドロジ？？

それに答えるためには

- デジタルLSIの検証期間が増大している事。
- デジタルLSIは産業の米と呼ばれて代替えができない、代わりの麦やトウモロコシはないのだ。。

たとえば電波時計を機械式で出来る？？アナログLSIなら。。むりでしょ

経済的に言えばつまり代替えのできない分野が増大している。
検証期間の増大＝＝市場規模の増大で非常に美味しい分野と言うことに。。
ではなぜ検証メソドロジを作ってオープンソースで公開してしまうのか？？
人海戦術的な傾向のある検証にはアジア企業向きである。。
そこでEDAビッグ３(cadence,mentor,synopsys)のとった行動は。。
検証を標準化してオープンソースとした。。と私は見た。。すいません私感です。。汗）
（日本企業が標準化とオープンソースにことごとく負けたのは周知の通りだぜ。。）

検証メソドロジの技術基盤は

ランダム検証と言う検証技術をデザインパターン/オブジェクト指向と言う技を使って
標準化してある。実装はsystemVerilogによる。

試してみるか

おかげで私のような下々の者でも検証メソドロジと言う物に触れることが出来るようになったが。。

- デザインパターン/オブジェクト指向
- ランダム検証

を使えるようになるのだろうか。。

verilog/VHDLでしこしこ回路を書いているあなた。。デザインパターン聞いたこと有ります？？
オブジェクト指向のプログラム書けます？？期待値のいらない検証て知ってます？？

とりあえず手元にあり”上記の技術に対応できます”と言っているAldecのRiviera-PROで試してみましょ。。

systemVerilog OVM UVM