systemVerilogをQuartus2で合成してみる。

systemVerilogを使い始めると合成する部分（chipになる部分）も記述したくなるんだな。
やっぱり楽だし。。

結果。。
（簡単な回路ですがnet+sdfでシミュレーションしてRTLと同じ結果になりました。）

　　1.  interface自体の.name接続はだめ。
　　　　　　　　 ->modelSimはOK テストベンチではdut dut0(.*) ;とだけ書いてOK。。汗）
    2.  interfaceを使用した記述はmodportをしっかり書くこと。
    3.  Parameterizedは使用しない(SV記述で)
             →Quartus2のHelp Quartus II Support for SystemVerilog 2005の項には
               Supportedなんて書いてあったけど。。（俺の書き方が悪いのかな。。）
         Parameterizedはverilog95で従来通りに。
            -> modelSimはOK

最悪プロトタイピングになってもと思いながら回路を書いているが
つづきもSVで行きます。

systemVerilog 回路合成 FPGA Quartus2