systemVerilogを使い始めると合成する部分（chipになる部分）も記述したくなるんだな。 やっぱり楽だし。。 結果。。 （簡単な回路ですがnet+sdfでシミュレーションしてRTLと同じ結果になりました。） 1. interface自体の.name接続はだめ。 ->modelSimはOK …