verilog2001の仕様書を見たときにどうして無いの思った所が 例のユーザー定義型ともう一つpackage文。。 modelsimはシングルカーネルを誇っているのにVHDLはＯＫ！で verilog駄目。。なんでや（怒）と思ったね！！ やっとsystemVerilogでpackage文も使えるよ…

日曜は久しぶりに湯原までダイエットサイクリングに行った。 行きはよいよい帰りは疲労困ぱいでした。 朝９時前に出発しひたすら南下した。 路上に雪がないことはライブカメラで確認済みだったが 実際に走ってみると所々に融雪剤入りの雪解け水の流れが。。…