systemVerilog/verilog/VHDLの抽象度の違いは？？

さて質問。。systemVerilog/verilog/VHDLの抽象度の違いは？？

答え　合成出来る部分　RT(レジスタートランスファ)レベルで同じだぜ～～～

　　　その他の部分は　systemVerilog ->randomize() 制約によるプログラムが抽象度高いぜ～～
　　　　　　　　　　　あとは皆同じだね。。verilogだけは少し落ちるか。。

だから。。
systemVerilogを使いましょう　皆さん！！

systemVerilogを、なんか恐ろしい物に見られているが所詮RTLなんだよ。。
回路の書き方もイメージの持ち方も。。前と変わらず。。
　　注）だからいやですC++に行きますてな人は別だが。。

わかりやすい文書にほど遠いな。。汗）
けど眠いので今日はこれで終わり。。Gライターが居ればなあ～～

systevVerilog RTL