さて質問。。systemVerilog/verilog/VHDLの抽象度の違いは？？ 答え 合成出来る部分 RT(レジスタートランスファ)レベルで同じだぜ～～～ その他の部分は systemVerilog ->randomize() 制約によるプログラムが抽象度高いぜ～～ あとは皆同じだね。。verilogだ…