modelsimPEでrun -allが出来るようになったので、
早速 xbus_tb_top.sv内の
run_test()にブレークポイントを張り
実行。。
→ run_test() に来たときStep実行
ありました。
ovm_root.svh-line154
OVM_UserCuide.pdfには、
"in the top-level module to select a test to be simulated"
なんて書いてあってもソースコードを追い切れず、？？のままでした。
それにしても`include "file" の嵐。。こんなソースコードを書いても怒られないの？？
資材送りだ、と上司に言われないのかな。
もっともVMMのプラス`ifdef xxxの嵐よりましだけど。。。
exsample/xbusの中身を一通り見たので（完全理解した訳ではない）自前のDMAC回路
でOVM2.0を試してみるかな。
systemverilog OVM VM2.0 VMM 回路検証 LSI検証
