systemVerilogのgenerate文を使ってます？？ generate文自体はverilog2001から有りVHDLなら最初から（'80年代末頃）から有った。 この文はRTLでは無くてRTLを生成してくれる物。。ちょと言い過ぎだねRTLの接続を簡易化してくれる物と思って良いんじゃないか…